BEGIN:VCALENDAR VERSION:2.0 PRODID:IEEE vTools.Events//EN CALSCALE:GREGORIAN BEGIN:VTIMEZONE TZID:Europe/Madrid BEGIN:DAYLIGHT DTSTART:20200329T030000 TZOFFSETFROM:+0100 TZOFFSETTO:+0200 RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=3 TZNAME:CEST END:DAYLIGHT BEGIN:STANDARD DTSTART:20201025T020000 TZOFFSETFROM:+0200 TZOFFSETTO:+0100 RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=10 TZNAME:CET END:STANDARD END:VTIMEZONE BEGIN:VEVENT DTSTAMP:20200604T182237Z UID:9F52006D-25A2-4AC4-9ADD-E709B3322682 DTSTART;TZID=Europe/Madrid:20200604T190000 DTEND;TZID=Europe/Madrid:20200604T200000 DESCRIPTION:Hola\,\n\nEl próximo jueves 4 de junio de 2020 a las 19:00\, s e va a desarrollar la sesión Procesado Digital de Señal con FPGA\n\nLas FPGA (Field Programmable Gate Array) son unos dispositivos que nos permite n describir un circuito digital usando un lenguaje específico (los dos m ás comunes son VHDL y Verilog). Tras el proceso de síntesis\, colocació n y rutado podemos grabar nuestra descripción en la memoria conectada en la FPGA o directamente en la FPGA (si ésta tiene la memoria integrada).\n \nEl Procesado Digital de Señal o DSP (de sus siglas en inglés) es la ma nipulación matemática de la información obtenida de una señal cuyo obj etivo es modificarla o mejorarla en algún aspecto. Este está caracteriza do por la representación en el dominio del tiempo discreto\, en el domini o frecuencia discreta\, u otro dominio discreto de señales por medio de u na secuencia de números o símbolos y el procesado de esas señales.\n\nA lo largo de esta sesión podrás ver cómo se describen circuitos digital es de una serie de filtros digitales usando el lenguaje VHDL. También gra baremos el resultado de la descripción en una FPGA usando el laboratorio remoto de FPGA de LabsLand. Primero trabajaremos con circuitos básicos. P osteriormente realizaremos circuitos más complejos.\n\nEste evento es org anizado desde la UNED\, liderado por su Vicerrectorado de Estudiantes y Em prendimiento\, en combinación con la Rama de Estudiantes del IEEE de la U NED\, se desarrollará una nueva actividad con la participación de los es tudiantes que pertenecen a la Rama\, en colaboración con otros Vicerrecto rados de la UNED (Investigación e Internacionalización\, Centros Asociad os)\, el Centro Asociado de Madrid en su sede de Las Tablas\, las Escuelas de Ingenieros Industriales\, Informáticos y la Facultad de Ciencias (Mat emáticas\, Físicas\, Químicas y Medio Ambiente)\, el Proyecto de Innova ción Docente (PID) para Grupos de Innovación Docente (GID) de la UNED\, GID2016-17 "Laboratorios de STEM y robótica educativa para la mejora de l a experiencia del estudiante – STEM‐SEC"\, el Capítulo Español de la Sociedad de Educación del IEEE y Plaza Robótica.\n\nOs esperamos.\n\nRe ciba un cordial saludo\,\n\nLa Rama de Estudiantes del IEEE en la UNED.\n\ nCo-sponsored by: Plaza Robotica\n\nSpeaker(s): Pedro Plaza\, Javier Garci a Zubia\n\nAgenda: \n- Introducción a FPGA\n- Introducción a DSP\n- Cone ctándose al laboratorio remoto de FPGA de LabsLand\n- Filtrado básico\n- Filtrado complejo\n\nTorrejón de Ardoz\, Madrid\, Spain LOCATION:Torrejón de Ardoz\, Madrid\, Spain ORGANIZER:pplaza@ieec.uned.es SEQUENCE:1 SUMMARY:Procesado Digital de Señal con FPGA URL;VALUE=URI:https://events.vtools.ieee.org/m/231858 X-ALT-DESC:Description: <br /><p>Hola\,</p>\n<p>El pr&oacute\;ximo jueves 4 de junio de 2020 a las 19:00\, se va a desarrollar la sesi&oacute\;n Proc esado Digital de Se&ntilde\;al con FPGA</p>\n<p>Las FPGA (Field Programmab le Gate Array) son unos dispositivos que nos permiten describir un circuit o digital usando un lenguaje espec&iacute\;fico (los dos m&aacute\;s comun es son VHDL y Verilog). Tras el proceso de s&iacute\;ntesis\, colocaci&oac ute\;n y rutado podemos grabar nuestra descripci&oacute\;n en la memoria c onectada en la FPGA o directamente en la FPGA (si &eacute\;sta tiene la me moria integrada).</p>\n<p>El Procesado Digital de Se&ntilde\;al o DSP (de sus siglas en ingl&eacute\;s) es la manipulaci&oacute\;n matem&aacute\;tic a de la informaci&oacute\;n obtenida de una se&ntilde\;al cuyo objetivo es modificarla o mejorarla en alg&uacute\;n aspecto. Este est&aacute\; carac terizado por la representaci&oacute\;n en el dominio del tiempo discreto\, en el dominio frecuencia discreta\, u otro dominio discreto de se&ntilde\ ;ales por medio de una secuencia de n&uacute\;meros o s&iacute\;mbolos y e l procesado de esas se&ntilde\;ales.</p>\n<p>A lo largo de esta sesi&oacut e\;n podr&aacute\;s ver c&oacute\;mo se describen circuitos digitales de u na serie de filtros digitales usando el lenguaje VHDL. Tambi&eacute\;n gra baremos el resultado de la descripci&oacute\;n en una FPGA usando el labor atorio remoto de FPGA de LabsLand. Primero trabajaremos con circuitos b&aa cute\;sicos. Posteriormente realizaremos circuitos m&aacute\;s complejos.< /p>\n<p>Este evento es organizado desde la UNED\, liderado por su Vicerrec torado de Estudiantes y Emprendimiento\, en combinaci&oacute\;n con la Ram a de Estudiantes del IEEE de la UNED\, se desarrollar&aacute\; una nueva a ctividad con la participaci&oacute\;n de los estudiantes que pertenecen a la Rama\, en colaboraci&oacute\;n con otros Vicerrectorados de la UNED (In vestigaci&oacute\;n e Internacionalizaci&oacute\;n\, Centros Asociados)\, el Centro Asociado de Madrid en su sede de Las Tablas\, las Escuelas de In genieros Industriales\, Inform&aacute\;ticos y la Facultad de Ciencias (Ma tem&aacute\;ticas\, F&iacute\;sicas\, Qu&iacute\;micas y Medio Ambiente)\, el Proyecto de Innovaci&oacute\;n Docente (PID) para Grupos de Innovaci&o acute\;n Docente (GID) de la UNED\, GID2016-17 "Laboratorios de STEM y rob &oacute\;tica educativa para la mejora de la experiencia del estudiante &n dash\; STEM‐SEC"\, el Cap&iacute\;tulo Espa&ntilde\;ol de la Sociedad de Educaci&oacute\;n del IEEE y Plaza Rob&oacute\;tica.</p>\n<p>Os esperamos .</p>\n<p>Reciba un cordial saludo\,</p>\n<p>La Rama de Estudiantes del IE EE en la UNED.</p><br /><br />Agenda: <br /><ul>\n<li>Introducci&oacute\;n a FPGA</li>\n<li>Introducci&oacute\;n a DSP</li>\n<li>Conect&aacute\;ndos e al laboratorio remoto de FPGA de LabsLand</li>\n<li>Filtrado b&aacute\;s ico</li>\n<li>Filtrado complejo</li>\n</ul> END:VEVENT END:VCALENDAR