BEGIN:VCALENDAR
VERSION:2.0
PRODID:IEEE vTools.Events//EN
CALSCALE:GREGORIAN
BEGIN:VTIMEZONE
TZID:Europe/Warsaw
BEGIN:DAYLIGHT
DTSTART:20240331T030000
TZOFFSETFROM:+0100
TZOFFSETTO:+0200
RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=3
TZNAME:CEST
END:DAYLIGHT
BEGIN:STANDARD
DTSTART:20241027T020000
TZOFFSETFROM:+0200
TZOFFSETTO:+0100
RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=10
TZNAME:CET
END:STANDARD
END:VTIMEZONE
BEGIN:VEVENT
DTSTAMP:20241022T075358Z
UID:E5A0819F-BFD4-4403-BA46-B4AF8A8A0D7F
DTSTART;TZID=Europe/Warsaw:20240606T083000
DTEND;TZID=Europe/Warsaw:20240606T103000
DESCRIPTION:Czym różni się layout fin-FET od książkowych tranzystorów
  planarnych i z czym walczą obecnie inżynierowie? Tego dowiesz się w te
 n czwartek. Zapraszamy na miejscu\, w B-1\, w czwartek 6 czerwca o 8:30 do
  sali 121.\n\n[]\n\nSpeaker(s): \, Jakub Szafraniak\n\nBldg: B-1 121\, AGH
  University\, AV Mickiewicza 30\, Krakow\, Malopolskie\, Poland\, 30-059
LOCATION:Bldg: B-1 121\, AGH University\, AV Mickiewicza 30\, Krakow\, Malo
 polskie\, Poland\, 30-059
ORGANIZER:krzysztof.kasinski@siliconcr.com
SEQUENCE:6
SUMMARY:Challenges of CMOS Layout
URL;VALUE=URI:https://events.vtools.ieee.org/m/434190
X-ALT-DESC:Description: <br /><p>Czym r&oacute\;żni się layout fin-FET od
  książkowych tranzystor&oacute\;w planarnych i z czym walczą obecnie in
 żynierowie? Tego dowiesz się w ten czwartek. Zapraszamy na miejscu\, w B
 -1\, w czwartek 6 czerwca o 8:30 do sali 121.</p>\n<p><img src="https://ev
 ents.vtools.ieee.org/vtools_ui/media/display/25bc926f-4b02-4873-9918-4cb92
 459a3cd" alt="" width="997" height="428"></p>
END:VEVENT
END:VCALENDAR