BEGIN:VCALENDAR
VERSION:2.0
PRODID:IEEE vTools.Events//EN
CALSCALE:GREGORIAN
BEGIN:VTIMEZONE
TZID:Europe/Warsaw
BEGIN:DAYLIGHT
DTSTART:20250330T030000
TZOFFSETFROM:+0100
TZOFFSETTO:+0200
RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=3
TZNAME:CEST
END:DAYLIGHT
BEGIN:STANDARD
DTSTART:20241027T020000
TZOFFSETFROM:+0200
TZOFFSETTO:+0100
RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=10
TZNAME:CET
END:STANDARD
END:VTIMEZONE
BEGIN:VEVENT
DTSTAMP:20241215T132039Z
UID:04FAF634-2616-47BE-927B-E77569D54C4E
DTSTART;TZID=Europe/Warsaw:20241213T090000
DTEND;TZID=Europe/Warsaw:20241213T120000
DESCRIPTION:Zapraszamy na wykład firmy Synopsys\, który będzie dotyczył
  projektowania elektronicznych układów scalonych w technologiach CMOS. W
 ykłady będą obejmowały gross z zagadnień\, z którymi zmierzyć się 
 musi projektant układów\, a mianowicie symulacje na poziomie schematu or
 az z uwzględnieniem efektów pasożytnicznych\, projektowanie z uwzględn
 ieniem wpływu głównych etapów tworzenia masek układu scalonego czy te
 ż wpływu napięcia zasilania\, temperatury\, procesu (PVT). Dodatkowo om
 ówiona będzie implementacja elementów elektronicznych w krzemie w techn
 ologiach CMOS\, FinFet i Gate-All-Around. Poruszane zagadnienia będą pop
 arte przykładami układów zrealizowanych zarówno w technologiach submik
 ronowych jak i nanometrycznych.\n\nPlan wykładu:\n\n- Prezentacja firmy S
 ynopsys – godz. 9 – 9.45\n- I część wykładu – godz. 9.45 – 10.
 30\n- Przerwa kawowa – godz. 10.40 – 11.00\n- II część wykładu –
  godz. 11.00 – 12.00\n\nData: 13.12.2024\n\nMiejsce wykładu: bud. B1 sa
 la 121\, Akademia Górniczo-Hutnicza w Krakowie\n\nCo-sponsored by: Synops
 ys\n\nRoom: 121\, AGH University of Krakow\, Av Mickiewicza 30 building B1
  \, Kraków\, Malopolskie\, Poland
LOCATION:Room: 121\, AGH University of Krakow\, Av Mickiewicza 30 building 
 B1 \, Kraków\, Malopolskie\, Poland
ORGANIZER:piotr.kmon@agh.edu.pl
SEQUENCE:1
SUMMARY:Projektowanie układów scalonych w technologiach CMOS (Synopsys).
URL;VALUE=URI:https://events.vtools.ieee.org/m/451658
X-ALT-DESC:Description: &lt;br /&gt;&lt;p class=&quot;v1MsoNormal&quot;&gt;Zapraszamy na wykład 
 firmy Synopsys\, kt&amp;oacute\;ry będzie dotyczył projektowania elektronicz
 nych układ&amp;oacute\;w scalonych w technologiach CMOS. Wykłady będą obej
 mowały gross z zagadnień\, z kt&amp;oacute\;rymi zmierzyć się musi projekt
 ant układ&amp;oacute\;w\, a mianowicie symulacje na poziomie schematu oraz z 
 uwzględnieniem efekt&amp;oacute\;w pasożytnicznych\, projektowanie z uwzglę
 dnieniem wpływu gł&amp;oacute\;wnych etap&amp;oacute\;w tworzenia masek układu 
 scalonego czy też wpływu napięcia zasilania\, temperatury\, procesu (PV
 T). Dodatkowo om&amp;oacute\;wiona będzie implementacja element&amp;oacute\;w ele
 ktronicznych w krzemie w technologiach CMOS\, FinFet i Gate-All-Around. Po
 ruszane zagadnienia będą poparte przykładami układ&amp;oacute\;w zrealizow
 anych zar&amp;oacute\;wno w technologiach submikronowych jak i nanometrycznych
 .&lt;/p&gt;\n&lt;p class=&quot;v1MsoNormal&quot;&gt;Plan wykładu:&lt;/p&gt;\n&lt;ol start=&quot;1&quot; type=&quot;1&quot;&gt;\
 n&lt;li class=&quot;v1MsoListParagraph&quot;&gt;Prezentacja firmy Synopsys &amp;ndash\; godz. 
 9 &amp;ndash\; 9.45&lt;/li&gt;\n&lt;li class=&quot;v1MsoListParagraph&quot;&gt;I część wykładu &amp;
 ndash\; godz. 9.45 &amp;ndash\; 10.30&lt;/li&gt;\n&lt;li class=&quot;v1MsoListParagraph&quot;&gt;Prz
 erwa kawowa &amp;ndash\; godz. 10.40 &amp;ndash\; 11.00 &amp;nbsp\;&lt;/li&gt;\n&lt;li class=&quot;v
 1MsoListParagraph&quot;&gt;II część wykładu &amp;ndash\; godz. 11.00 &amp;ndash\; 12.0
 0&lt;/li&gt;\n&lt;/ol&gt;\n&lt;p class=&quot;v1MsoNormal&quot;&gt;Data: 13.12.2024&lt;/p&gt;\n&lt;p class=&quot;v1Ms
 oNormal&quot;&gt;Miejsce wykładu: bud. B1 sala 121\, Akademia G&amp;oacute\;rniczo-Hu
 tnicza w Krakowie&lt;/p&gt;
END:VEVENT
END:VCALENDAR