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DESCRIPTION:La primera escuela de verano en diseño de semiconductores: "Ro
 ad to Tapout"\, se presenta como una iniciativa fundamental con el objetiv
 o principal de ofrecer una capacitación intensiva y práctica en el uso d
 e herramientas de código abierto (opensource) esenciales para el diseño 
 de circuitos integrados (CI).\n\nSpeaker(s): Royce Richmond\, \n\nAgenda: 
 \n- Simulación Esquemática: Uso de software para modelar y verificar el 
 comportamiento funcional del circuito a nivel de diagrama esquemático ant
 es de proceder con el diseño físico.\n- Diseño de Layout: Aprendizaje d
 e la creación de la geometría física del circuito integrado\, asegurand
 o que se cumplan las reglas de diseño y optimizando el uso del área.\n- 
 Extracción Parasítica: Técnicas y herramientas para identificar y cuant
 ificar los efectos parásitos (resistencias\, capacitancias\, inductancias
  no deseadas) inherentes al layout\, ya que estos impactan significativame
 nte el rendimiento del circuito.\n- Verificación: Uso de herramientas de 
 verificación\, Design Rule Checking (DRC) y Layout Versus Schematic (LVS)
 \n- Integración: Proceso para ensamblar y conectar los distintos bloques 
 funcionales dentro del chip\, preparándolo para la fabricación.\n\nAv. J
 uan de Dios Bátiz S/N\, Nueva Industrial Vallejo\, Gustavo A. Madero\, Ci
 udad de México\, CDMX\, Distrito Federal\, Mexico\, 07700
LOCATION:Av. Juan de Dios Bátiz S/N\, Nueva Industrial Vallejo\, Gustavo A
 . Madero\, Ciudad de México\, CDMX\, Distrito Federal\, Mexico\, 07700
ORGANIZER:rramirezm2021@cic.ipn.mx
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SUMMARY:Road to tapeout
URL;VALUE=URI:https://events.vtools.ieee.org/m/560011
X-ALT-DESC:Description: <br /><p>La primera escuela de verano en dise&ntild
 e\;o de semiconductores: "Road to Tapout"\, se presenta como una iniciativ
 a fundamental con el objetivo principal de ofrecer una capacitaci&oacute\;
 n intensiva y pr&aacute\;ctica en el uso de herramientas de c&oacute\;digo
  abierto (opensource) esenciales para el dise&ntilde\;o de circuitos integ
 rados (CI).</p><br /><br />Agenda: <br /><ul>\n<li>Simulaci&oacute\;n Esqu
 em&aacute\;tica: Uso de software para modelar y verificar el comportamient
 o funcional del circuito a nivel de diagrama esquem&aacute\;tico antes de 
 proceder con el dise&ntilde\;o f&iacute\;sico.</li>\n<li>Dise&ntilde\;o de
  Layout: Aprendizaje de la creaci&oacute\;n de la geometr&iacute\;a f&iacu
 te\;sica del circuito integrado\, asegurando que se cumplan las reglas de 
 dise&ntilde\;o y optimizando el uso del &aacute\;rea.</li>\n<li>Extracci&o
 acute\;n Paras&iacute\;tica: T&eacute\;cnicas y herramientas para identifi
 car y cuantificar los efectos par&aacute\;sitos (resistencias\, capacitanc
 ias\, inductancias no deseadas) inherentes al layout\, ya que estos impact
 an significativamente el rendimiento del circuito.</li>\n<li>Verificaci&oa
 cute\;n: Uso de herramientas de verificaci&oacute\;n\, Design Rule Checkin
 g (DRC) y Layout Versus Schematic (LVS)</li>\n<li>Integraci&oacute\;n: Pro
 ceso para ensamblar y conectar los distintos bloques funcionales dentro de
 l chip\, prepar&aacute\;ndolo para la fabricaci&oacute\;n.</li>\n</ul>
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