BEGIN:VCALENDAR VERSION:2.0 PRODID:IEEE vTools.Events//EN CALSCALE:GREGORIAN BEGIN:VTIMEZONE TZID:America/Mexico_City BEGIN:STANDARD DTSTART:20221030T010000 TZOFFSETFROM:-0500 TZOFFSETTO:-0600 TZNAME:CST END:STANDARD END:VTIMEZONE BEGIN:VEVENT DTSTAMP:20261009T045102Z UID:26D85300-2DBF-4652-AAE8-9FF4DC2F7646 DTSTART;TZID=America/Mexico_City:20261020T173000 DTEND;TZID=America/Mexico_City:20261020T203000 DESCRIPTION:Galletas y postres: El camino para diseñar chips\n\nLa plátic a presenta de forma visual el flujo completo de diseño de circuitos integ rados digitales\, desde la descripción en RTL hasta la obtención del arc hivo GDSII listo para fabricación. Se recorren\, paso a paso\, las etapas principales del proceso:\n\n- Descripción RTL en Verilog/SystemVerilog.\ n- Síntesis lógica\, donde el diseño se traduce a compuertas de una bib lioteca de celdas estándar.\n- Floorplanning y colocación (placement) de las celdas dentro del área del chip.\n- Síntesis del árbol de reloj (C TS) y ruteo de las interconexiones.\n- Verificación física (DRC/LVS) y a nálisis de tiempos\, hasta generar el GDSII para fabricación.\n\nCada et apa se ilustra con herramientas open source y comerciales\, para comparar cómo se aborda el mismo flujo en ambos entornos. Por cuestiones de tiempo \, la sesión es demostrativa y no incluye ejercicios prácticos. El objet ivo es que los asistentes conozcan el panorama general del desarrollo de u n chip y las herramientas disponibles para iniciarse en el área.\n\nFecha : 20 de octubre\nHorario: 5:30 a 8:30 pm\nDinámica: 2 horas de plática y 1 hora de preguntas y respuestas\, con entrega de regalos.\nRegistro: med iante el código QR del cartel.\n\nCo-sponsored by: Galletas y postres El camino para diseñar chips\n\nBldg: Edificio 5\, Av. Luis Enrique Erro\, A dolfo López Mateos S/N\, Zacatenco\, Gustavo A. Madero\, Ciudad de Méxic o\, Distrito Federal\, Mexico\, 07738 LOCATION:Bldg: Edificio 5\, Av. Luis Enrique Erro\, Adolfo López Mateos S/ N\, Zacatenco\, Gustavo A. Madero\, Ciudad de México\, Distrito Federal\, Mexico\, 07738 ORGANIZER:sscs.sees@cinvestav.mx SEQUENCE:17 SUMMARY:Galletas y postres ¡El camino para diseñar chips! URL;VALUE=URI:https://events.vtools.ieee.org/m/583665 X-ALT-DESC:Description: <br /><p dir="ltr"><strong>Galletas y postres: El c amino para dise&ntilde\;ar chips</strong></p>\n<p dir="ltr">La pl&aacute\; tica presenta de forma visual el flujo completo de dise&ntilde\;o de circu itos integrados digitales\, desde la descripci&oacute\;n en RTL hasta la o btenci&oacute\;n del archivo GDSII listo para fabricaci&oacute\;n. Se reco rren\, paso a paso\, las etapas principales del proceso:</p>\n<ol dir="ltr ">\n<li><strong>Descripci&oacute\;n RTL</strong> en Verilog/SystemVerilog. </li>\n<li><strong>S&iacute\;ntesis l&oacute\;gica</strong>\, donde el dis e&ntilde\;o se traduce a compuertas de una biblioteca de celdas est&aacute \;ndar.</li>\n<li><strong>Floorplanning y colocaci&oacute\;n (placement)</ strong> de las celdas dentro del &aacute\;rea del chip.</li>\n<li><strong> S&iacute\;ntesis del &aacute\;rbol de reloj (CTS) y ruteo</strong> de las interconexiones.</li>\n<li><strong>Verificaci&oacute\;n f&iacute\;sica (DR C/LVS) y an&aacute\;lisis de tiempos</strong>\, hasta generar el <strong>G DSII</strong> para fabricaci&oacute\;n.</li>\n</ol>\n<p dir="ltr">Cada eta pa se ilustra con herramientas <em>open source</em> y comerciales\, para c omparar c&oacute\;mo se aborda el mismo flujo en ambos entornos. Por cuest iones de tiempo\, la sesi&oacute\;n es demostrativa y no incluye ejercicio s pr&aacute\;cticos. El objetivo es que los asistentes conozcan el panoram a general del desarrollo de un chip y las herramientas disponibles para in iciarse en el &aacute\;rea.</p>\n<p dir="ltr"><strong>Fecha:</strong> 20 d e octubre<br><strong>Horario:</strong> 5:30 a 8:30 pm<br><strong>Din&aacut e\;mica:</strong> 2 horas de pl&aacute\;tica y 1 hora de preguntas y respu estas\, con entrega de regalos.<br><strong>Registro:</strong> mediante el c&oacute\;digo QR del cartel.</p> END:VEVENT END:VCALENDAR