Charla: SystemVerilog for Writing Advanced Verification Models

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Gracias a la iniciativa de Siemens EDA, y en colaboración con IEEE CASS Capítulo Costa Rica e IEEE Computer Society Capítulo Costa Rica, este viernes 09 de Junio de 2023 tendremos una charla sobre los desafíos asociados al desarrollo de IPs de verificación, por parte de Luis Eduardo Rodríguez Soto, Verification Architect y Manager of Costa Rica Operations, de Siemens EDA.

Registro a la charla es requerido para aquellos que quieran optar por un badge de participación emitido por Siemens Empowers Education, el cual se podrá colocar en LinkedIn (código QR para el registro en la imagen adjunta o mediante este link). Aquellos que no puedan participar de manera presencial deberán realizar el registro para recibir el link de la transmisión el día del evento.

— Detalles de la charla —

Charla: SystemVerilog for Writing Advanced Verification Models 

Abstract: This seminar dives into the challenges faced when creating Verification IPs for complex protocols. Typical functional verification requires support for block-level testbenches as well as at the SoC level. We describe the approach we have taken over the years from working on hundreds of ASIC projects to resolve and meet customer demands. We describe some of the best practices we have derived to produce flexible, robust SystemVerilog Bus Functional Models, that provide the users a flexible scalable API and methodology for hitting hard to reach bugs in a design.

Charlista: Luis Eduardo Rodríguez Soto, Verification Architect y Manager of Costa Rica Operations, Siemens EDA.

¿Cuándo?: Viernes 9 de Junio de 2023, 10:00 am

¿Dónde?: Auditorio, edificio D3, Campus Tecnológico Central Cartago. (Alternativamente de manera virtual para aquellos que no puedan asistir de forma presencial. ¡Registro requerido!)

¡Habrá una rifa entre aquellos que se registren y participen!


  Date and Time

  Location

  Hosts

  Registration


  • Date: 09 Jun 2023
  • Time: 10:00 AM to 11:00 AM
  • All times are (UTC-06:00) Central America
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  • Contact Event Hosts

  Speakers

Luis Eduardo

Topic:

SystemVerilog for Writing Advanced Verification Models

Biography:

Verification Architect y Manager of Costa Rica Operations, Siemens EDA