Curso de verano Digital IC Design Academy de Synopsys

#cmos #SSCS #verilog #vhdl#EDA #sim
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El objetivo del curso es proporcionar a estudiantes, ingenieros y profesionales el conocimiento teórico integral y la experiencia práctica necesaria para el diseño, simulación, verificación e implementación de circuitos integrados digitales utilizando metodologías y herramientas estándar de la industria.

Objetivos específicos
• Elementos clave del diseño digital: Diseño lógico, álgebra booleana, máquinas de estados finitos y análisis de tiempos.
• Aprender HDL como Verilog o VHDL.
• Dominar el flujo de diseño de circuitos integrados digitales: desde la especificación hasta la aprobación, incluyendo diseño RTL, simulación, síntesis, ubicación y ruta, y aprobación.
• Experiencia con las herramientas EDA de Synopsys: Uso práctico de las herramientas de Synopsys para simulación, síntesis, verificación, diseño y aprobación.
• Participar en proyectos prácticos implica utilizar metodologías de diseño para desarrollar bloques o sistemas de circuitos integrados (CI) funcionales.
• Comprender las limitaciones de fabricación y tecnología: Fundamentos de la tecnología CMOS y su influencia en las decisiones de diseño.
• Conectar el conocimiento académico con la ingeniería práctica para puestos en la industria o la investigación avanzada.


  Date and Time

  Location

  Hosts

  Registration


  • Add_To_Calendar_icon Add Event to Calendar
  • Instituto Politécnico Nacional Avenue 2508
  • San Pedro Zacatenco
  • Mexico City, Distrito Federal
  • Mexico 07360
  • Building: Espacios teoricos
  • Room Number: Sala 6 y 7
  • Click here for Map
  • Contact Event Host
  • Starts 31 July 2025 08:00 PM UTC
  • Ends 12 September 2025 06:00 PM UTC
  • No Admission Charge

  Speakers

Victor

Topic:

Verification

This verification course will cover the following topics:

· Introduction to IC verification

· System Verilog & UVM

· Writing testbenches

· VCS and Verdi fundamentals

· Assertions

· Coverage-driven verification & closure

· SAIF

· Best practices and regression strategies




Agenda

  • Semana 1 (28 julio – 1 agosto):
    Modalidad remota. Se enviará material de estudio para revisión autónoma. Al finalizar la semana se aplicará un examen diagnóstico.

  • Semanas 2 a 5 (4 agosto – 29 agosto):
    Modalidad presencial en Cinvestav Zacatenco. Instructores de Synopsys (viajan desde Chile) impartirán clases de lunes a viernes, de 9:00 a 18:00 hrs, con dos descansos de 30 minutos y 90 minutos para el almuerzo. Se abordarán los módulos de Verification, Logic Synthesis, Physical Synthesis y Advanced Topics and Sign Off. Al final de cada semana se aplicará un examen. Además, se avanzará progresivamente en el desarrollo del proyecto final.

  • Semana 6 (1 – 8 septiembre):
    Modalidad remota. Se destinará exclusivamente a concluir el proyecto final con apoyo virtual por parte de Synopsys. No habrá sesiones formales de clase.

  • Semana 7 (8 – 12 septiembre):
    Presentación final de proyectos ante un jurado integrado por representantes de Synopsys. Se evaluarán los resultados y se asignará una calificación. Al finalizar, se llevará a cabo la ceremonia de clausura y entrega de diplomas con valor curricular.