Galletas y postres ¡El camino para diseñar chips!

#verilog #GDSII #Verficacion #VLSI

Galletas y postres: El camino para diseñar chips

La plática presenta de forma visual el flujo completo de diseño de circuitos integrados digitales, desde la descripción en RTL hasta la obtención del archivo GDSII listo para fabricación. Se recorren, paso a paso, las etapas principales del proceso:

1. Descripción RTL en Verilog/SystemVerilog.
2. Síntesis lógica, donde el diseño se traduce a compuertas de una biblioteca de celdas estándar.
3. Floorplanning y colocación (placement) de las celdas dentro del área del chip.
4. Síntesis del árbol de reloj (CTS) y ruteo de las interconexiones.
5. Verificación física (DRC/LVS) y análisis de tiempos, hasta generar el GDSII para fabricación.

Cada etapa se ilustra con herramientas open source y comerciales, para comparar cómo se aborda el mismo flujo en ambos entornos. Por cuestiones de tiempo, la sesión es demostrativa y no incluye ejercicios prácticos. El objetivo es que los asistentes conozcan el panorama general del desarrollo de un chip y las herramientas disponibles para iniciarse en el área.

Fecha: 20 de octubre
Horario: 5:30 a 8:30 pm
Dinámica: 2 horas de plática y 1 hora de preguntas y respuestas, con entrega de regalos.
Registro: mediante el código QR del cartel.

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• Starts 09 October 2026 06:00 AM UTC
• Ends 20 October 2026 06:00 AM UTC
• No Admission Charge

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